DRAM und Synchrones DRAM - Seite 2/2
Synchrones
DRAM
Diese Bausteine enthalten zwei gleichgroße, voneinander unabhängige
Speicherbänke und die erforderliche Steuereinheit in einem Gehäuse. Die Bänke
sind adressmäßig parallelgeschaltet und werden mit Hilfe des Bank Select-Bits
(BS) ausgewählt. Dieses Bit ist als MSB der Gesamtadresse vorgeschaltet. Die
beiden Bänke werden im Interleaving Mode betrieben, d. h. auf die beiden Bänke
wird abwechselnd zugegriffen. Es kann so zum Beispiel der Precharge- Zyklus
parallel zum Lesezyklus abgearbeitet werden. Diese Vorgänge erfolgen alle
taktsynchron. Im obigen Bild sind zwei Speicherbänke mit je 1M x 8 Bit
abgebildet. Bei einer Taktfrequenz von 100 MHz (PC100) und einer Datenbusbreite
von 32 Bit (4 SDRAMs), erreicht man eine Burst-Datenrate von 400 MByte/s. Bei
herkömmlichen DRAMs bestimmen die fallenden Flanken der Signale /RAS und /CAS
die Betriebsfunktionen. Bei SDRAMs werden dagegen die Zustände der Steuersignale
/CS , /WE, /RAS und /CAS zum Zeitpunkt der steigenden Flanke des Taktsignals
(synchroner Betrieb) als Kommandos interpretiert, die dann von der Steuerlogik
ausgeführt werden. Dadurch lassen sich Probleme infolge zeit-kritischer Flanken
vermeiden.
Steuerkommandos:
- ACTIVE: Auswahl der
Reihenadresse und Aktivierung einer Bank
- READ: Lesevorgang an der
angelegten Spaltenadresse
- WRITE: Schreibvorgang an der angelegten
Spaltenadresse
- BST: Beendet einen Full Page Burst beim Auslesen
- PRECH:
Precharge einer Bank
- PALL: Precharge beider Bänke
- REF: Refreshvorgang
einleiten
- MRS: Mode Register Set zur Auswahl der Betriebsparameter
*
Schreiben im Burst oder Single-Mode
* Burstlänge, d.h. Anzahl der
forlaufenden Datenbytes
*CAS Latency: Taktperiodenzahl, nach der bei READ
die Daten am Ausgang stehen
Im obigen Bild ist ein Beispiel für den Betrieb eines SDRAMs
dargestellt. Es wird zunächst aus der Bank 0 und anschließend aus der Bank 1
jeweils ein Burst der Länge von 4 Byte aus-gelesen, so daß sich ein
fortlaufender Datenstrom von 100 Mbyte/s ergibt. Dazu sind in jeder Bank die
Kommandos ACTIVE und frühestens 3 Takte später READ auszuführen. Im gezeigten
Beispiel ist eine CAS Latency von 2 Taktzyklen eingestellt. Nach einer
Burst-Lese-operation müssen die Leseverstärker mit dem Kommando Precharge nur
dann für den nächsten Speicherzugriff vorbereitet werden, falls die neuen Daten
in einer anderen Speicherzeile liegen.
