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  • DRAM und Synchrones DRAM - Seite 1/2

    Die Adressen werden beim dynamischen RAM im Multiplexverfahren eingegeben. Dies bedeutet, daß die Adresse getrennt für Zeilen und Spalten übertragen wird, um Anschlusspins zu sparen. Zuerst wird mit dem 0-Zustand des Steuersignals /RAS die Zeilenadresse (8 Bit) in den Zwischenspeicher des Bausteins übernommen. Die Teiladressen werden im Zeilen- und Spalten-Adreß-Latch zwischengespeichert und decodiert. Von Decoderausgängen wird eine Speicherzelle innerhalb der Speichermatrix selektiert. Über die Schreib-/Leselogik wird der zeitliche Ablauf für korrektes Lesen und Schreiben gesteuert.

    Dynamisches RAM

    Allgemeines:

    Bei einem dynamischen RAM besteht die Speicherzelle aus der inneren Kapazität eines MOSFET´s. Soll eine '1' gespeichert werden, so wird die Kapazität über einen leitenden Transistor aufgeladen.

    Aufbau einer Speicherzelle

    Der Zustand ist jedoch nicht stabil, da die elektrische Ladung über Leckströme abfließen kann. Deshalb ist ein regelmäßiges Auffrischen des gesamten Speicherinhaltes in Abständen von etwa 2ms( ältere DRAM´s) bis derzeit 64ms erforderlich (Refresh-Zyklus).

    Die Dauer des Auffrischzyklusses hängt dabei von der Speichergröße und der verwendeten Speichertechnologie ab. Durch das Ausnutzen der inneren Kapazität eines MOSFET kann die einzelne Speicherzelle sehr einfach aufgebaut werden. Früher verwendete man bei den Speicherbausteinen bis zu 4KBit gewöhnlich die Drei-Transistor-Zelle, während man bei der heute verfügbaren höheren Intergrationsdichte die Ein-Transistor-Speicherzellle einsetzt, auf die hier näher eingegangen werden soll.

    Innerer Aufbau:

    IC


    Das Bild zeigt den Aufbau und die Anschlußbelegung eines DRAM´s mit einer Speicherkapazizät von 64K x 1Bit. Diese Bezeichnung bedeutet, daß mit 64k (216) Adressen je ein Bit angesprochen werden kann.

    Bedeutung der Anschlüsse:

    A0..A7 Adressleitungen
    /RAS Row Adress Strobe (Zeilenadressen-Puls)
    /CAS Coloum Adress Strobe (Spaltenadressen-Puls)
    /WE Write enable (Schreibfreigabe)
    Din Data Input (Dateneingang)
    Dout Data Output (Datenausgang)
    Ucc + 5 Volt (Versorgungsspannung)

    Innerer Aufbau

    Funktionsweise:

    Die Adressen werden beim dynamischen RAM im Multiplexverfahren eingegeben. Dies bedeutet, daß die Adresse getrennt für Zeilen und Spalten übertragen wird, um Anschlusspins zu sparen. Zuerst wird mit dem 0-Zustand des Steuersignals /RAS die Zeilenadresse (8 Bit) in den Zwischenspeicher des Bausteins übernommen. Daher hat das DRAM im Unterschied zu dem statischen RAM ein zusätzliches Zeilen- und Spalten-Adreß-Latch. Bei jedem Zugriff auf ein dynamisches RAM wird mit /CAS die Spaltenadresse im Zeitmultiplex übergeben.

    Die Teiladressen werden im Zeilen- und Spalten-Adreß-Latch zwischengespeichert und decodiert. Von Decoderausgängen wird eine Speicherzelle innerhalb der Speichermatrix selektiert. Über die Schreib-/Leselogik wird der zeitliche Ablauf für korrektes Lesen und Schreiben gesteuert. Gelesen wird mit /WE=1. Nach der Adressenzugriffs-zeit tAA steht das gelesene Bit am Datenausgang Dout an. Mit /WE=0 wird der Speicher auf Schreiben eingestellt. Anschließend muß die Information am Dateneingang Din bis zum Verstreichen der Schreibzykluszeit tWC stabil gehalten werden, damit der Schreibvorgang fehlerfrei abläuft. Für die Ansteuerung der DRAMs wird ein zusätzlicher Baustein, der DRAM-Controller, benötigt. Er übernimmt die Übergabe der Adressen im Zeitmultiplex und das Auffrischen der dynamischen Speicherzellen.

    Auffrischung:

    Die Inhalte dynamischer Speicherzellen müssen in festgelegten Zeitabschnitten aufgefrischt werden. Dies geschieht zwar automatisch nach jedem Lese- bzw. Schreibzugriff, doch um jede Speicherzelle mit Sicherheit zu erfassen, ist ein systematischer Auffrischprozeß nötig. Im Laufe der DRAM-Entwicklung hat sich die maximale Zeit für einen Auffrischvorgang, das sog. Refresh-Intervall, stetig erhöht. Bei früheren DRAM-Bausteinen betrug die Intervallzeit 2...16ms.

    Die aktuellsten Bausteine benötigen 64ms für einen kompletten Auffrischzyklus, bei einer mittleren Auffrischzeit pro Zelle von 15,6µs. In SDRAM-Bausteinen mit höheren Speicherkapazitäten (z.B. 256MByte) wird eine mittlere Auffrischzeit pro Zelle von 7,8µs realisiert, da sonst der gesamte Auffrischzyklus zu zeitintensiv ist. Auf die unterschiedlichen Auffrischungsverfahren soll hier jedoch nicht näher eingegangen werden.


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