Die acht Datenvariablen (D7-D0), die unteren 8 Adreßvariablen (A7-A0), sowie einige Steuer- und Meldeleitungen werden im Zeitmultiplexverfahren zur Verfügung gestellt, somit kann die Anzahl der Anschlußstifte (40) gering gehalten werden. Es ist möglich, zusammen mit speziellen Tor- und Speicherbausteinen, ein komplettes Mikrorechnersystem aufzubauen. Verwendet man Demultiplexer, so kann ein System mit getrennten Daten- und Adreßleitungen aufgebaut werden, an welches dann Standart-Peripheriebausteine angeschlossen werden können.

Der Mikroprozessor 8085 kann maximal 64 kByte Speicher sowie 256 Ein-bzw. Ausgabetore adressieren. Fünf Alarmeingänge (TRAP, INTR, RST5.5, RST 6.5, RST 7.5), sowie ein Alarmquittierungseingang (INTA) stehen für die Alarmbearbeitung zur Verfügung.

Durch den sogenannten ´direct memory access`(DMA) kann einem Peripheriebaustein die Steuerung des Adreß- und Datenbusses übertragen werden. Dieser wird durch die Eingangsvariable HOLD angefordert, und vom µP durch die Ausgangsvariable HLDA (hold acknowledge) bestätigt. Ist dies geschehen, so werden die Ausgangstreiber der Daten-, Adreß- und Steuerleitungen in den hochohmigen Zustand geschaltet. Werden langsamere Peripheriekomonenten verwendet, so besteht die Möglichkeit das zeitliche Verhalten des Prozessors über READY an diesen Baustein anzupassen.


Bild 1:Pinbelegung im DIL Gehäuse



Bedeutung und Funktion der Anschlüsse:


Bild 2: Innerer Aufbau des µP 8085


Bild 2 zeigt den inneren Aufbau des Prozessors. Im folgenden werden nun die einzelnen Anschlüsse nach ihrer Funktion geordnet erklärt:

Takt- bzw. Versorgungsanschlüsse:

Pinbezeichnung	Ein- bzw. Ausgang	Beschreibung
X1, X2	E	Hier kann ein Quarz angeschlossen werden, um den internen Oszillator zu betreiben. An X1 kann der Takt auch durch ein logisches Gatter angelegt werden. Die interne Frequenz ist die Hälfte der angelegten.
Vcc	E	+5 Volt Spannungsversorgung
GND	E	Masse

Adress- und Datenleitungen:

Pinbezeichnung	Ein- bzw. Ausgang	Beschreibung
AD7-AD0	E/A	Gemultiplexter Adreß-/ Datenbus. Während dem ersten Taktzyklus (sog. T-State) liegen hier die niederwertigen 8 Bits der Speicheradresse. Während der restlichen Zeit werden dann Daten übertragen.
A15-A8	A	Stellt die höherwertigen 8 Bits der Speicherd´adresse dar. Beim Zugriff auf ein Aus- bzw. Eingabetor steht hier die 8 Bit Adresse.

Steuerleitungen:

Pinbezeichnung	Ein- bzw. Ausgang	Beschreibung
ALE	A	adress latch enable, ist aktiv beim ersten Taktzyklus während des ersten Maschinenzyklus. Dadurch wird der Adresszwischenspeicher freigegeben.
/RD	A	lesen, eine '0' hier zeigt an, daß der adressierte Speicherbereich, oder das Ein- bzw. Ausgangstor gelesen werden soll.
/WR	A	schreiben, s. /RD nur das hier geschrieben wird.
READY	E	Bereitschaft: hier signalisiert eine '1', daß der Speicher oder die Peripherie bereit ist, um Daten zu senden oder empfangen. Liegt eine '0' an, so wartet die CPU einige Taktzyklen, sobald dann READY wieder auf eins ist arbeitet sie weiter.
CLK	A	Taktausgang zur Verwendung als Systemtakt. Dieser ist doppelt so hoch als der Eingestellte an X1,X2.
HOLD	E	Durch eine '1' zeigt ein anderes Gerät an, daß es die Steuerung des Adress- und Datenbusses übernehmen will. Der Prozessor gibt dann nach Beendigung des momentanen Transfers die Steuerung des Busses ab. Der Prozessor kann erst bei einer '0' an HOLD die Bussteuerung wieder übernehmen. Ist HOLD aktiv, so werden sämtliche Ein- bzw. Ausgangstreiber in den hochohmigen Zustand geschaltet.
HLDA	A	hold acknowledge, durch eine '1' wird angezeigt, daß die CPU das HOLD Signal empfangen hat, und den Bus nach Beendigung des aktuellen Transfers freigibt. Es wird wieder '0' sobald die HOLD Anforderung verschwindet.
/RESET IN	E	Durch einen Reset wird der Programmzähler auf Null gesetzt. Außerdem werden die HLDA und HOLD Flip-Flop´s zurückgesetzt. Während des Resets sind Daten-, Adreß- und Meldeleitungen hochohmig geschaltet. Da es sich hierbei um eine asynchrone Leitung handelt, können die internen Register in einen undefinierten Zustand gelangen.
RESET OUT	A	Kann als Systemreset benutzt werden. Dieses Signal ist mit dem Prozessortakt synchronisiert.
/INTA	A	interrupt acknowledge: Der Prozessor hat eine Alarmmeldung auf INTR empfangen und ist zum Lesen des von einem Peripheriegerät gesendeten Befehls bereit.

Statusleitungen:

Pinbezeichnung	Ein- bzw. Ausgang	Beschreibung
IO /M	A	Ein- Ausgabe bzw. /Speicherzugriff, eine '1' bedeutet Zugriff auf einen Torbaustein, eine '0' kennzeichnet einen Speicherzugriff.
SO	A	Zusammen mit S1 und IO /M definiert So den laufenden Maschinenzyklus.
S1	A	s. S0

Serielle Ein- und Ausgabe:

Pinbezeichnung	Ein- bzw. Ausgang	Beschreibung
SID	E	serielle Eingansdatenleitung, durch Ausführung des RIM Befehls wird der Wert in den Akkumulator übernommen.
SOD	A	serieller Datenausgang, wird gesetzt oder zurückgesetzt durch einen SIM Befehl.

Alarmmeldeleitungen: (alle Eingangsleitungen)

Pinbezeichnung	Beschreibung
TRAP	nicht maskierbarer Eingang mit höchster Priorität. Wird erzeugt durch 0-1 bergang, wenn anschließend TRAP auf '1' bleibt. Bei Auftreten dieses Interrupts wird an die Adresse 24h verzweigt.
RST7.5	Eingang, der durch die Befehle SIM und DI maskierbar ist. Alarmmeldung bei 0-1 Übergang. Hier wird nach 3Ch verzweigt. RST7.5 höchste Priorität der RST´s, RST5.5 die niedrigste.
RST6.5	s. RST7.5. Verzeigung nach 34h.
RST5.5	s. RST7.5. Verzeigung nach 2Ch.
INTR	kann durch DI maskiert werden. Nach dem Empfang von INTR wird INTA aktiv. Danach wird vom Peripheriebaustein i.d.R ein CALL Befehl übertragen, der zu einem Alarmbedienunterprogramm verzweigt.